Исследовательский центр Imec обнаружил серию технологических цепочек, которая должна привести к созданию более производительной и эффективной 3-нанометровой технологии, чем существующая FinFET. Об этом было объявлено на симпозиуме VLSI Technology 2018. Технология, которая даст возможность выпускать комплиментарные пары полевых транзисторов получила название complementary FET (CFET).
Как отмечают разработчики, эта технология может наполовину уменьшить размеры цифровых ячеек и ячеек памяти SRAM. Суть идеи заключается в ином подходе к созданию комплиментарных транзисторов на одном кристалле. При новом подходе они располагаются не рядом, а друг над другом: полевой транзистор n-типа (nFET) - над полевым транзистором p-типа (pFET). По мнению специалистов Imec, это позволит более эффективно использовать площадь, которая окружает пару комплиментарных транзисторов.
Анализ такого технологического подхода с помощью специальных инструментов показал, что производительность и потребление CFET, выпущенных с использованием 3-нм техпроцесса, окажется лучше, чем у транзисторов FinFET. Сейчас разработчики решают проблему высокого паразитного сопротивления на ряде участков.
К разработкам Imec уже проявили внимание некоторые крупные мировые производители. В частности, за проводимыми исследования наблюдают Huawei, Intel, Micron, Qualcomm, Samsung и TSMC.
Ранее исполнительный директор тайваньской компании TSMC, крупнейшего в мире контрактного производителя микросхем, объявил о готовности начать массовое производство микросхем с использованием усовершенствованного производственного процесса на 5 нанометров в конце 2019 г. или в начале 2020 г.
Сейчас эксперты во всем мире пришли к мнению, что приход к 7 нм и меньше означает совершенствование существующих технологий литографии. В частности, для достижения показателя в 7 нм была выбрана технология EUV (литография в жестком ультрафиолетовом диапазоне).
По информации https://4cio.ru/news/view/6640
Обозрение "Terra & Comp".
